新構造トランジスターを開発

平成２９年１２月４日科学技術振興機構（ＪＳＴ）,東京大学

超低消費電力ＬＳＩを可能にする新構造トランジスターを開発

～量子トンネル効果を駆使、ＩｏＴの電池寿命を大幅に延長～

ポイント

極めて小さな消費電力で動作するトンネル電界効果トランジスターの開発に成功。
酸化物半導体とシリコン系半導体材料の積層界面を活用し、量子トンネル効率を最大化。
ＩｏＴ端末の電池寿命の大幅延長や、半導体集積回路の大幅な消費電力削減など、新しい応用展開が可能に。

ＪＳＴ戦略的創造研究推進事業において、東京大学大学院工学系研究科の高木信一　教授らは、極めて小さな電圧制御で動作が可能な量子トンネル電界効果トランジスター^注１）を開発しました。

ＩｏＴやモバイル端末のさらなる低消費電力化と電池寿命の延長のため、これまでのＭＯＳ型トランジスター^注２）に代わる、新たな物理現象を動作原理に用いた革新的なトランジスターの開発が望まれていました。

本研究グループは、従来の大規模集積回路（ＬＳＩ）に用いられるＳｉ（シリコン）やＧｅ（ゲルマニウム）と、主にディスプレイなどに使用される酸化物半導体とを組み合わせたトンネル電界効果トランジスターを初めて実現しました。すでに広く実用化されている材料同士の組み合わせは、現在の半導体製造工程の活用と早期の実用化を視野に入れた、新しい発想です。素子構造の最適化と材料の組み合わせにより量子トンネル効果を効率よく引き起こすことで、ゲート電圧^注３）のわずかな変化で極めて大きな電流変化を実現し、素子のオン状態とオフ状態との電流比を世界最高値にまで引き上げることに成功しました。

このトランジスターは、従来の半分以下の低い電圧で動作可能なほか、極めて小さな待機時消費電力が達成されます。そのため、さまざまなモバイル端末の省電力化や環境発電と融合したバッテリー不要な集積回路の実現など、新たな応用展開が期待されます。本研究成果は、２０１７年１２月３日（米国西部時間）に国際会議Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ（ＩＥＤＭ）で発行される「Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ」に掲載されます。

本成果は、以下の事業・研究領域・研究課題によって得られました。

戦略的創造研究推進事業チーム型研究（ＣＲＥＳＴ）

研究領域
「素材・デバイス・システム融合による革新的ナノエレクトロニクスの創成」
（研究総括：桜井貴康　東京大学生産技術研究所　教授）

研究課題名
「極低消費電力集積回路のためのトンネルＭＯＳＦＥＴテクノロジーの構築」

研究代表者
高木信一（東京大学大学院工学系研究科　教授）

研究期間
平成２５年１０月～平成３１年３月

ＪＳＴはこの領域で、材料・電子デバイス・システム最適化の研究を連携・融合することにより、情報処理エネルギー効率の劇的な向上や新機能の実現を可能にする研究開発を進め、真に実用化しイノベーションにつなげる道筋を示していくことを目指しています。上記研究課題では、実用的で高性能のデバイス技術を開発すると共に、トンネル電界効果トランジスターの設計技術や回路技術を構築し、０．３Ｖ以下で動作しうる極低消費電力のシステムの実現を目指しています。

＜研究の背景と経緯＞

ＩｏＴ（モノのインターネット）の急速な発展と共に、身の回りのさまざまな電子機器がネットワーク上でつながり、クラウドサーバーやモバイル端末の低消費電力化の重要性が近年より一層求められています。電界効果トランジスタ（ＦＥＴ）は、プロセッサーやメモリーの基本構成素子^注４）としてあらゆる機器内で使用されていることから、その低消費電力化は喫緊の課題です。

低消費電力化には、ＦＥＴのオン状態とオフ状態、つまり、電流の流れる状態と流れない状態を小さな電圧差で達成することが重要です。従来のＭＯＳ型電界トランジスター（ＭＯＳＦＥＴ）では、動作電圧の低減は原理的に限界を迎えています。

この限界を突破するため、従来とは異なる動作原理として量子トンネル効果を用いた電界効果トランジスター（トンネルＦＥＴ）が、新たな素子として期待されています。しかしながら、トンネルＦＥＴではオン状態とオフ状態とで十分大きな電流比をとることが難しいなど、本質的な課題が数多く残っています。また、材料的にも、結晶成長技術を駆使したＩｎＧａＡｓ（インジウム・ガリウム・ヒ素）やＧａＳｂ（アンチモン化ガリウム）などのＩＩＩ－Ｖ化合物半導体や、分子吸着を利用したＭｏＳ_２（二硫化モリブデン）やＷＳｅ（セレン化タングステン）などは、既存の半導体技術への組み込みや大規模集積化が難しく、実用化の面で大きな課題が残っています。

＜研究の内容＞

トンネルＦＥＴではオン状態とオフ状態の電流比を大きくするためには、オン状態では量子トンネル効果をより効果的に引き起こすこと、オフ状態では電流の漏れを小さくすることが重要であり、材料上および構造上の工夫が必要です。

本研究では、酸化物半導体材料とＩＶ族半導体材料を積層させた構造を検討し、動作実証に成功しました。Ｓｉ（シリコン）、ＳｉＧｅ（シリコンゲルマニウム）、Ｇｅ（ゲルマニウム）などのＩＶ族半導体材料は、大規模集積回路の基盤となる材料です。また、ＺｎＯ（酸化亜鉛）などの酸化物半導体は、薄膜トランジスタ（ＴＦＴ）の材料としてディスプレイなどで幅広く使用されています。各々は十分実用化レベルにある材料にも関わらず、これらの異なる材料系を組み合わせた研究はこれまでなく、世界で初めての試みです。

今回開発したトンネルＦＥＴの構造模式図とエネルギーバンド図を図１に示します。トンネル現象は量子力学的な物理現象であり、バンド構造を正確に理解・制御する必要があります。ゲート電極に正の電圧を加えることで、ＩＶ族半導体の価電子帯と酸化物半導体の伝導帯とがエネルギー的に重畳し、量子トンネル効果が発現し、以下が可能になります。

ゲート電極‐極薄ゲート絶縁膜‐酸化物半導体‐ＩＶ族半導体が積層した構造により、ＩＶ族半導体と酸化物半導体の接合面全域にわたり量子トンネル効果が生じるため、ＯＮ状態での電流値を効果的に増大可能
適切な材料の組み合わせにより、実効エネルギー障壁高さ^注５）を小さくすることで、量子トンネル確率を指数関数的に増大可能（図２）
量子トンネル距離は上部の酸化物半導体膜厚により決定することが可能なため、こちらも量子トンネル確率を指数関数的に増大可能
酸化物半導体の禁制帯幅（バンドギャップ、電子が存在することができない領域）が大きいため、オフ状態の漏れ電流を小さくすることが可能となります。

さらに、ＴＣＡＤシミュレーション^注６）により、電流値の変化の急峻性を示すＳ係数^注７）において、最小値１ｍＶ／桁、０．３Ｖの動作領域全体での平均は４０ｍＶ／桁を実現しうる、高いポテンシャルを持つことが明らかとなりました（図３）。

本研究では、高濃度に不純物を添加したＳｉもしくはＧｅ上に、レーザーアブレーションによりＺｎＯを堆積することで、実際にトランジスターを作製しました（図４）。その結果、既存の半導体作製プロセスにＺｎＯ堆積のみを追加することで、所望の構造を実現可能であることを実証しました（図５）。オン状態とオフ状態の電流比は８桁を上回り、これまでのトンネルＦＥＴと比べて約４倍となり、最大の値です（図６）。今後は、より詳細な材料選択とプロセスの最適化により、さらなるＯＮ電流の増大とＳ係数の低減を目指します。

＜今後の展開＞

論理演算回路の低消費電力化は、急速に発展するＩｏＴの実現を左右する、世界的な課題です。トンネルＦＥＴの実用化による電子機器の消費電力削減は、半導体集積回路に与える影響は極めて大きく、インパクトのある成果です。特に、今回の提案は、Ｓｉ系ＩＶ族半導体と酸化物半導体の組み合わせによって達成されるものです。Ｓｉ系ＩＶ族半導体と酸化物半導体は、各分野ではすでに高い水準で技術構築が成されているため、従来の半導体素子作製工程との整合性が非常に高く、実用化への障壁は低いと言えます。

今回提案するトンネルＦＥＴ構造は、量子トンネル効果が材料接合界面全域にわたり生じることを利用しています。このことにより、量子トンネル効果を活用した低消費電力化を達成すると同時に、素子寸法^注８）に比例した大きなＯＮ電流を実現することが可能です。従来のＭＯＳ型半導体は、素子寸法の微細化によって高性能化が達成されてきましたが、現在、微細化では十分な低消費電力化が実現できないため、物理的な限界が訪れています。したがって、本研究で提案する新材料と新構造を組み合わせたトンネルＦＥＴにより、微細化技術に頼らない高性能かつ低消費電力な半導体素子実現への道が拓かれ、今後の半導体素子の継続的な発展において重要な役割を果たすことが期待されます。

また、酸化物半導体材料は、酸化亜鉛、酸化インジウム、酸化錫、酸化インジウム－ガリウム－亜鉛（ＩＧＺＯ）など多岐にわたります。今回の動作実証により、新規の材料の組み合わせの有効性が示されたことにより、新たな学術分野の創生にもつながる高い可能性を秘めています。酸化物半導体材料、半導体プロセス、分析・評価など、さまざまな専門家の知見の融合により、電気伝導機構の定量的な理解を通じ、材料の組み合わせや素子構造の最適化が急速に進むことが期待されます。

図１　本研究で提案する酸化物半導体／ＩＶ族半導体接合トンネルＦＥＴの素子構造と、オフ状態およびオン状態におけるエネルギーバンド図

ゲート電極に正の電圧を印加したＯＮ状態では、ＩＶ族半導体（Ｓｉ、ＳｉＧｅ、Ｇｅなど）の価電子帯と酸化物半導体の伝導帯とがエネルギー的に重畳するため、量子トンネリングが生じます。この時、接合界面全域にわたり量子トンネリングが生じるため、ＯＮ状態での電流値を効果的に増大させることができます。また、適切な材料選択により、量子トンネリングに対する実効障壁高さを小さくすることで、トンネル確率の増大によりＯＮ電流の増加が見込めます。加えて、これらの材料系では、価電子帯・伝導帯それぞれで十分大きなエネルギー障壁が得られるため、ＯＦＦ状態での電流値の低減も達成されます。

図２　種々のＩＶ族半導体と酸化物半導体のエネルギーバンド関係

ＩＶ族半導体の価電子帯端が高い性質と、酸化物半導体の伝導帯端が低い性質を利用することで、量子トンネリングの実効的なエネルギー障壁高さを小さくすることが可能です。量子トンネル確率は、エネルギー障壁高さに指数関数的に依存します。特に、ＩＶ族半導体にはＳｉとＧｅの混晶系であるＳｉＧｅ（シリコンゲルマニウム）を採用することで、Ｇｅの組成により、エネルギーバンド構造の連続的な制御が可能となります。本応用に適した酸化物半導体材料の選択と、ＳｉＧｅ技術により、最適なエネルギーバンド構造を得ることが期待できます。

図３　ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｍｐｕｔｅｒ－Ａｉｄｅｄ　Ｄｅｓｉｇｎ）シミュレーションにより得た、ｂｉｌａｙｅｒトンネルＦＥＴの特性予測

左は、ドレイン電流とゲート電圧の関係を示します。非常に小さなゲート電圧の変化に対し、十分大きなドレイン電流の変化が達成できていることがわかります。右は、ドレイン電流とドレイン電圧の関係を示します。０．３Ｖでの動作において約５０μＡ／μｍの大きなドレイン電流が見込まれ、実用化水準に達する値です。

図４　今回作製したトンネルＦＥＴの製造工程の概略図

高濃度の不純物を添加したｐ型Ｓｉもしくはｐ型Ｇｅ基板上に絶縁膜を堆積し、トンネル接合を形成するためのウィンドウを形成します（ａ）。続いて、酸化物半導体（今回は酸化亜鉛）を全面に堆積し、所望の構造にエッチングをします（ｂ）。ゲート絶縁膜としてＡｌ_２Ｏ_３を堆積した後（ｃ）、ＴｉＮゲート電極を形成します（ｄ）。ｐ型Ｓｉもしくはｐ型Ｇｅ上にＮｉ（ニッケル）ソースコンタクトを、ＺｎＯ上にＡｌ（アルミニウム）ドレインコンタクトを形成し、最後に、各電極上にＡｌの引き出し電極を形成して、完成します。

図５　ＺｎＯチャネル／Ｓｉソース　トンネル接合界面近傍の素子構造と、試作された素子の断面透過電子顕微鏡像

既存の半導体素子製造工程に酸化物半導体堆積プロセスを追加するのみで、所望のトンネルＦＥＴ構造が形成可能と分かります。

図６　ｐ型Ｓｉ基板、および、ｐ型Ｇｅ基板上に作製したトンネルＦＥＴの動作特性

左は、ドレイン電流とゲート電圧の関係を示します。ＯＦＦ状態では、非常に小さなドレイン電流が達成されていることが分かります。ＯＮ状態とＯＦＦ状態の電流比は約８桁で、報告されるトンネルＦＥＴの中で最大です。右は、Ｓ係数とドレイン電流の関係です。ｐ型ＳｉとＺｎＯのトンネル接合によりＳ係数は減少し、最小値で７１ｍＶ／桁を達成しました。

＜用語解説＞

注１）量子トンネル電界効果トランジスター: 半導体中のエネルギー障壁をトンネリングする電流を、別の電極（ゲート電極）の電圧によって制御する、電流のスイッチング動作を行う素子。
注２）ＭＯＳ型トランジスター: ＭＯＳＦＥＴ（ＭＯＳ型トランジスター）は、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属－酸化膜－半導体）Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ（電界効果トランジスター）の略号。ゲート電極に加えた電圧により半導体側に電子（負の電荷）あるいは正孔（正の電荷）のキャリアを誘起して、電流のオン・オフ動作を行う素子。ＬＳＩの最も基本となっている。
注３）ゲート電圧: 電界効果トランジスターの電流のオンとオフを制御するための電極（ゲート電極）に加えられる電圧。
注４）基本構成素子: プロセッサーやメモリーは、与えられた１つもしくは複数の「０」または「１」のデジタル情報に対し、論理否定（「０」と「１」との反転）、和、積などの論理演算を行い、またその情報を保持する機能を備えた電気回路である。トランジスタ（電気回路内のスイッチ）が最小単位の素子であり、トランジスターの組み合わせにより複雑な回路を構成する。
注５）エネルギー障壁高さ、トンネル確率: 量子トンネル現象は、壁を超えることできるエネルギーを持っていない電荷であっても、ある確率で壁の反対側に通過する現象。この壁をエネルギー障壁と言い、その高さをエネルギー障壁高さ、またその通過確率をトンネル確率と言う。トンネル確率は、エネルギー障壁高さとトンネル距離に指数関数的に影響され、トンネルＦＥＴには、小さなエネルギー高さとトンネル距離が求められる。
注６）ＴＣＡＤシミュレーション: Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎの略語。素子構造や材料物性値を元に、コンピュータ上で素子の性能を計算予測する手法である。
注７）Ｓ係数: ＦＥＴにおいて、電流を１桁変化させるために必要なゲート電圧の変化量。Ｖ／ｄｅｃａｄｅ（桁）という単位が使われる。
注８）素子寸法: トランジスターの寸法、長さ。主に、ゲート電圧によりエネルギー状態が変化する領域（チャネル領域）の長さを指す。

＜論文情報＞

タイトル：“Proposal and demonstration of oxide-semiconductor/(Si, SiGe, Ge) bilayer tunneling field effect transistor with type-II energy band alignment” （ｔｙｐｅ－ＩＩエネルギーバンドアライメントを有する酸化物半導体／（Ｓｉ，
ＳｉＧｅ，Ｇｅ）積層型トンネル電界効果トランジスターの提案と動作実証）
著者名： Kimihiko Kato, Hiroaki Matsui, Hitoshi Tabata, Mitsuru Takenaka, Shinichi Takagi
掲載誌：ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ