データセンターの電力消費効率を向上させるチップの新設計 (New Chip Design Could Boost Efficiency of Power Management in Data Centers)

2026-04-08 アメリカ合衆国・カリフォルニア大学サンディエゴ校(UCSD)

カリフォルニア大学サンディエゴ校(UC San Diego)の研究チームは、データセンターでGPUなどに電力を供給するDC-DC降圧コンバータの高効率化を実現する新しいチップ設計を開発した。従来の降圧コンバータは磁気部品であるインダクタを用いるため、小型化や高効率化に限界があった。本研究では、圧電共振器と小型コンデンサを組み合わせたハイブリッド回路を採用し、48Vから4.8Vへの電圧変換で最大96.2%の変換効率を達成するとともに、従来の圧電方式に比べ約4倍の出力電流を実現した。複数の電力経路を設けることでエネルギー損失を低減し、共振器への負荷も軽減している。今後は材料や実装技術などの改良が必要であるものの、本技術はAIの普及に伴い急増するデータセンターの電力需要に対応する省エネルギー技術として期待され、小型・高性能な電力変換システムの実現につながる可能性がある。

データセンターの電力消費効率を向上させるチップの新設計  (New Chip Design Could Boost Efficiency of Power Management in Data Centers)
A chip designed to convert high voltages into lower levels in electronics — a process known as DC-DC step-down conversion — more efficiently using a piezoelectric resonator. Photos by David Baillot/UC San Diego Jacobs School of Engineering

<関連情報>

ハイブリッド圧電共振器ベースのDC-DCコンバータ A hybrid piezoelectric resonator-based DC-DC converter

Jae-Young Ko,Wen-Chin B. Liu & Patrick P. Mercier
Nature Communications  Published:17 March 2026
DOI:https://doi.org/10.1038/s41467-026-70494-0

Abstract

Piezoelectric resonators are becoming attractive alternatives to conventional magnetics in DC-DC converters due to their favorable scaling and manufacturing properties. However, the efficiency and current handling capabilities of baseline piezoelectric resonator-based DC-DC converters degrade at higher voltage conversion ratios due to charge utilization limitations imposed by topological operation. Here we present an Always-Multi-Path Embedded Flying Capacitor Piezoelectric Resonator-based DC-DC converter that uses flying capacitors to add both hybrid multi-path output power delivery features and to reduce the internal charge redistribution losses within the piezoelectric resonator. Specifically, the proposed integrated circuit modifies the optimal voltage conversion of the piezo network from 2:1 to 3:1 while adding a switched-capacitor output network that enables multi-path operation at all times, resulting in a net optimal voltage conversion ratio of 9:1 for the converter, with 4x improved output current. Fabricated in a 180 nm high-voltage CMOS process, the developed chip achieves a peak efficiency of 96.2% at a 48-to-4.8 V conversion ratio.

0402電気応用
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