積層型のSi/Ge異種チャネル相補型電界効果トランジスタによる大幅な集積化向上
2020-12-08 産業技術総合研究所
ポイント
- 日本-台湾半導体研究開発拠点の国際連携により2nm世代向けのSi/Ge異種チャネル集積プラットフォームを構築
- Si n型電界効果トランジスタ/Ge p型電界効果トランジスタを上下積層した新構造トランジスタを実現
- 高速情報処理を低消費電力で行える大規模集積回路実現へ新たな一歩
概要
国立研究開発法人 産業技術総合研究所【理事長 石村 和彦】（以下「産総研」という）デバイス技術研究部門【研究部門長 中野 隆志】 先端CMOS技術研究グループ 張 文馨 (Chang Wen Hsin) 研究員を代表とする日本チーム（産総研と東北大学）と国家実験研究院 台湾半導体研究中心（Taiwan Semiconductor Research Institute、以下「TSRI」という) の李 耀仁 (Lee Yao-Jen) リサーチフェローを代表とする台湾チーム(国立交通大学、国立成功大学、国立暨南国際大学、国立台湾大学、国立中山大学、逢甲大学、工業技術研究院、Hitachi High-Tech Taiwan Corporation）の日本-台湾国際共同研究グループは、2nm世代の電界効果トランジスタ（FET）とされるSi（シリコン）とGe（ゲルマニウム）の異種チャネル相補型電界効果トランジスタhCFET(heterogeneous Complementary-Field Effect Transistor)を開発した。
今回、SiとGeのチャネル薄膜を上下に積層させる技術を開発し、Si n型FETとGe p型FETを最短距離で連結するhCFET構造を実現した。集積回路の3次元的な構造縮小化により、大幅な集積化向上とさらなる高速化が期待できる。
なお、この技術の詳細は、2020年12月12～16日(12日発表)にオンラインで開催される2020 IEEE International Electron Devices Meeting (IEDM 2020) で発表される。
Si/Ge異種チャネル相補型電界効果トランジスタhCFET
開発の社会的背景
携帯情報端末やIT機器などの爆発的な普及により、電子情報機器の高性能化や消費電力の低減が求められている。図1に情報処理を担う電界効果トランジスタ（FET）構造のロードマップを示す。プレナーと呼ばれる平面型のCMOS構造はムーアの法則にそって、FETの微細化により高性能化と低消費電力化の両立が図られてきたが、2次元的微細化は物理的限界に達しており、22nm世代あたりから3次元的なFET構造に大きく変化した。FinFETは、ヒレ(Fin)状のゲート構造をもつFETで、現在実用化されている。その発展型が、ゲートがチャネルの上下、左右を完全に覆うようなGAA（Gate All Around）構造である。今後さらに進化したFET構造が、n型FETとp型FETを上下に積層したCFET構造と言われている。このような構造では、従来の単一FET 素子の寸法でCMOSを構成でき、大幅な面積縮小と高速化が図れる。一方、Si以外のチャネル材料の研究開発も進行している。Geは、Siに比べホール移動度が高く、低電圧動作が可能で、Siプロセスとの親和性が高いことから、n型FETは従来のSiで、p型FETはGeで作製できる異種チャネル集積プラットフォームがFETの高速化技術として期待されている。
図1 FET構造のロードマップ
研究の経緯
産総研では、Si n型FETとGe p型FETを混載したCMOS技術の研究開発を、国立研究開発法人 新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（MIRAI）プロジェクト（2001～2010年度）」で開始し、独立行政法人 日本学術振興会 最先端研究開発支援プログラム（FIRST）（2009～2013年度）」で設置した連携研究体グリーン・ナノエレクトロニクスセンターを経て、現在はデバイス技術研究部門で行ってきた(2011年9月27日、2014年6月9日、2017年6月5日産総研プレス発表)。一方台湾のTSRIでは、2nm世代以降の3次元チャネル実現に向けた微細プロセス技術の開発を強力に推進している。2018年に、両者はそれぞれの強みを生かした国際共同研究プロジェクトを開始した。
なお、本研究開発は、科学技術振興機構（JST）国際科学技術協力基盤整備事業日本－台湾研究交流「AIシステム構成に資するナノエレクトロニクス技術」（研究主幹：金山 敏彦）の研究課題「AIチップ技術に向けた三次元異種機能集積hCFETs」（代表研究者：張 文馨、李 耀仁）の一環として行われた。
研究の内容
産総研とTSRIは日本-台湾国際連携を通じて、Si層とGe層が積層されたSi/Ge異種チャネル集積プラットフォームを構築した。SiやGeなどの熱膨張率の異なる材料の積層には、熱的ストレスの影響を避けるために、極力低温での積層プロセスが望まれる。われわれは、摂氏200度以下で高品質のSi層とGe層を積層する低温異種材料接合技術（Low Temperature Hetero-layer Bonding Technology, LT-HBT）を開発した(図2)。今回開発した技術では、まずSOIホストウエハーとその上にGeをエピタキシャル成長したドナーウエハー(a)を用意する。ここでGe層中には、Si層との界面に近いところに欠陥層が、表面側には高品質層が存在する。次にドナーウエハーとホストウエハーそれぞれにSiO2絶縁膜を堆積し、表面を活性化した後(b)、200度の低温で直接接合させる(c)。その後、ドナーウエハーのSi基板(d)、BOX絶縁膜、Si層を順次除去する(e)。最後に東北大で開発された低損傷で加工できる中性粒子ビームエッチング(Neutral Beam Etching, NBE)でGeを均一に薄膜化すると(f)、Si/Ge異種チャネル積層構造が得られる(g)。積層プロセスとエッチングプロセスをすべて低温で行うことで、Si層やGe層へのダメージが極めて少ない高品質のSi/Ge異種チャネル集積プラットフォームを実現した。また、この技術を用いると、hCFET作製プロセスの大幅な簡略化が図れるだけでなく、さらなる多層化構造にも対応できる。
図2 低温異種材料接合技術を使ったSi/Ge異種チャネル積層プロセス工程
このSi/Ge異種チャネル積層プラットフォームから、hCFETを作製した(図3)。SiとGe層を同一のチャネルパターンで形成し、Si層とGe層の間の絶縁層をエッチングして、ナノシート状の積層型チャネル構造を得た。図3(a)のSEM鳥瞰図から、GeとSiチャネルが露出しているのがわかる。この構造に、high-kゲート絶縁膜/金属ゲートをチャネル全体を覆うように堆積させると、GAA構造のSi n型FETとGe p型FETが上下に積層されたhCFETが実現した(図３(b))。上部にGe層、下部にSi層がチャネル幅50nm程度のナノシート状で積層した構造が見て取れる。TEM EDX分析からは、Si/Ge異種材料チャネルがhigh-kゲート絶縁膜(Al2O3)と金属ゲート(TiN)に覆われていることがわかる(図3(c))。さらに、単一のゲートでこれらのn型FETとp型FETを同時にトランジスタ動作させることに成功し、LT-HBTによる異種チャネル積層化が2nm世代のトランジスタ技術として極めて有効であることが示された。
今回、日本-台湾の強固な国際連携により、2nm世代の3次元異種チャネル相補型電界効果トランジスタhCFETが初めて開発された。高速情報処理を低消費電力で行える大規模集積回路実現へ新たな一歩といえる。
図3 Si n型FET/Ge p型FETを上下積層した3次元異種チャネル相補型電界効果トランジスタ(hCFET)
今後の予定
今後、日本-台湾国際共同研究グループは、精度の高い異種チャネル集積プラットフォームを確立し、量産化への指針を示すことで、3年程度をめどに海外を含む民間企業への技術移転を目指す。
用語の説明
- ◆2nm世代
- 半導体製造プロセスの技術世代の呼び名。微細化が進むにつれて技術世代の呼び名と実際の半導体微細加工寸法の乖離が始まっており、ここで言う2nmは、配線幅や最小加工寸法などの実際のサイズを指すものではない。現在は5nm世代のプロセス技術で量産化されており(図1参照)、今後は3nm、 2nm、 1nm世代と続く。CFETは3/2nm世代以降のトランジスタ構造として期待されている。
出典 https://www.imec-int.com/en/articles/imec-presents-complementary-fet-cfet-as-scaling-contender-for-nodes-beyond-n3 - ◆電界効果トランジスタ （Field Effect Transistor：FET）、チャネル、ゲート
- トランジスタは半導体内の電気伝導を利用して、スイッチングや増幅などを行う電子素子。Siなどの半導体基板上に、酸化膜を介してゲート電極を形成し、その両側にソース、ドレイン電極を形成する。ソースが入力端子、ドレインが出力端子に相当し、ゲート電圧によってドレイン電流を制御する。また、電子あるいは正孔(電子の抜け孔、ホール)が走行する領域のことを、チャネルという。
- ◆異種チャネル相補型電界効果トランジスタhCFET (heterogeneous Complementary-Field Effect Transistors)
- SiとGeなど異なるチャネル材料を上下に積層化させ、 n型FETとp型FETを最短距離で連結する新しいFET構造。3次元的な構造縮小化とGeの導入により、2nm世代以降のトランジスタ技術として注目されている。
- ◆n型FET、p型FET
- トランジスタでは、電流を運ぶキャリアが電子か正孔かの違いがあり、キャリアが電子であるものをn型FETといい、正孔であるものをp型FETという。nとpは、それぞれnegative(負)、positive(正)の略である。通常、n型FETは正のゲート電圧に対してオン状態となり、p型FETでは負のゲート電圧に対してオン状態となる。
- ◆CMOS
- Complementary Metal-Oxide-Semiconductor (相補型 金属-酸化膜-半導体)の略号。n型FETとp型FETという、オンオフ動作が相互に逆転するタイプのトランジスタを直列につないだ素子。低消費電力で集積回路の信号処理を行う上で、最も基本的なデバイスである。
- ◆ムーアの法則
- 半導体の集積密度は1年半～2年で2倍となるという法則。微細化によりチップの小型・高性能化が進み、半導体の製造コストも下がる。世界最大の半導体メーカーであるインテル社創設者のひとりであるゴードン・ムーア博士が1965年に経験則として提唱したことに由来する。
- ◆ホール移動度
- 半導体に電場をかけると、負の電荷をもった電子あるいは正の電荷をもった正孔が動いて電流が流れる。ここで、電場をかけた時の電子や正孔の半導体中での動きやすさを示す値を移動度と呼ぶ。半導体デバイスの性能を示す指標として用いられる。移動度が大きいほど、電気抵抗が下がり、より低い電圧で必要な電流値を得ることができる。
- ◆SOI、BOX
- SOI（Silicon on Insulator)基板とは、埋め込み酸化膜層であるBOX層(Buried Oxide)上にシリコン単結晶層を形成した構造のシリコン基板で、高速集積回路、低消費電力集積回路、パワーデバイスなど幅広い分野で使われている。
- ◆ホストウエハー、ドナーウエハー
- ウエハー同士の接合において、支持基板として残るウエハーがホストウエハー、支持基板が除去されるウエハーがドナーウエハーとなる。
- ◆エピタキシャル成長
- エピタキシャル成長とは結晶基板上に薄膜結晶を成長させる方法の一つ。下地の結晶から連続的に、周期性を維持して結晶成長させること。
- ◆中性粒子ビームエッチング(Neutral Beam Etching,：NBE)
- 中性粒子ビームを使い超高精度・低ダメージ加工が可能なエッチング手法(東北大学・寒川誠二教授グループの開発)。通常のプラズマエッチングでは、高速の荷電粒子との反応によりエッチングが行われるので、衝突時に生じるダメージの他、電荷の蓄積や紫外光照射によるダメージなどが避けられないでいた。そのため電気的に中性な粒子を用いたエッチングが、ダメージを与えないエッチング方法として注目されている。
- ◆SEM
- 走査電子顕微鏡(SEM： Scanning Electron Microscope)のこと。真空中に保持した試料に、集束させた電子線を走査しながら照射する。その際、放出される二次電子や後方散乱電子を走査信号と同期させながら検出することにより試料の像を取得できる。
- ◆high-kゲート絶縁膜/金属ゲート
- high-k 膜とは、従来のSiO2よりも比誘電率の高い膜である。トランジスタのゲート部分に使われ、これによりトランジスタの性能や特性を維持したまま絶縁膜をより厚く形成できるようになり、リーク電流を減少させることができる。金属ゲートは、従来のSi系ゲート材料よりも抵抗が低く、高速動作が可能。
- ◆TEM EDX分析
- 薄膜化した試料へ加速した電子線を照射し、透過した電子線を結像する透過型電子顕微鏡（TEM: Transmission Electron Microscope）と、同時に試料表面から放出されるエックス線を検出して、元素組成を分析するエネルギー分散型エックス線分光（EDX: Energy dispersive X-ray spectroscopy）を意味する。
