（Stanford researchers combine processors and memory on multiple hybrid chips to run AI on battery-powered smart devices)
2021/1/11 ｱﾒﾘｶ合衆国・スタンフォード大学
・ スタンフォード大学が、仏・電子情報技術研究(CEA-Leti)とシンガポール・南洋理工大学(NTU)と共同で、エネルギー効率に優れた AI プロセスエンジンを構築する新システムのプロトタイプを開発。
・ それぞれが記憶装置とデータプロセッサを保有する 8 個のハイブリッドチップが 1 個のメガチップとして協働し、より少ないエネルギーで AI のタスクをより高速に作動させる。
・ 同システムは、昨年開発の電源オフ状態でも高速・エネルギー効率的にデータを保持するRRAM(抵抗変化型メモリ）をベースとした、プロセッサ回路、記憶装置とエネルギー供給源を備えたハイブリッドチップに、新たにアルゴリズムを追加したもの。同アルゴリズムが個々のハイブリッドチップに 1 個のメガチップのような挙動を促すため、同システムを「イリュージョン・システム」と呼んでいる。
・ 同イリュージョン・システムは、米国国防高等研究計画局(DARPA)の 150 億ドルプログラムである、Electronics Resurgence Initiative(ERI)の一部として開発された。半世紀以上前にインターネットを誕生させた DARPA では、トランジスタの微細化と共に電子分野を進展させてきた「ムーアの法則」問題の解決策を探る研究を支援している。
・ 同システムのシミュレーションでは、64 個のハイブリッドチップで現行のプロセッサの 7 倍の速度と1/7 のエネルギーでの AI アプリケーションの作動を確認。AR/VR メガネの中枢部として、周囲のオブジェクトや人物を特定して学習する深層ニューラルネットワークを利用し、ユーザーに背景的情報を提供する。
・ また、現行のプロセッサ用に書かれた既存の AI プログラムを再コンパイルし、同システムで作動させる新しいアルゴリズムも開発中。Facebook の協力者が本研究の AI プログラムの試験を支援。
・ 次の研究段階では、個々のハイブリッドチップのプロセッシングとメモリの能力の向上と、より低コストでチップを大量に製造する方法の実証を予定。3～5 年以内に同システムの市場性が整うと考える。
・ 本研究は、DAPRA、米国立科学財団(NSF)、Semionductor Research Corporation、Stanford
SystemX Alliance および Intel Corporation が支援した。
URL: https://news.stanford.edu/2021/01/11/hybrid-chips-can-run-ai-battery-powered-devices/
＜NEDO海外技術情報より＞
（関連情報)
Nature Electronics 掲載論文(アブストラクトのみ：全文は有料）
Illusion of large on-chip memory by networked computing chips for neural network inference
URL: https://www.nature.com/articles/s41928-020-00515-3
Abstract
Hardware for deep neural network (DNN) inference often suffers from insufficient on-chip memory, thus requiring accesses to separate memory-only chips. Such off-chip memory accesses incur considerable costs in terms of energy and execution time. Fitting entire DNNs in on-chip memory is challenging due, in particular, to the physical size of the technology. Here, we report a DNN inference system—termed Illusion—that consists of networked computing chips, each of which contains a certain minimal amount of local on-chip memory and mechanisms for quick wakeup and shutdown. An eight-chip Illusion system hardware achieves energy and execution times within 3.5% and 2.5%, respectively, of an ideal single chip with no off-chip memory. Illusion is flexible and configurable, achieving near-ideal energy and execution times for a wide variety of DNN types and sizes. Our approach is tailored for on-chip non-volatile memory with resilience to permanent write failures, but is applicable to several memory technologies. Detailed simulations also show that our hardware results could be scaled to 64-chip Illusion systems.
